阵元那么多，为什么ADC/DAC却这么少？容易被误解的一件事

但代价同样是极端的：ADC数量、采样数据率、JESD带宽、FPGA资源、功耗和散热都会成指数级上升。对于大规模阵面来说，这种方案往往不是“做不到”，而是“极不划算”。

于是工程上更常见的选择，是在阵元和ADC之间插入一层“模拟压缩”：

多个阵元先在模拟域进行加权和合成，形成一个子阵输出，再由ADC进行采样。对数字系统来说，它看到的已经不再是单个阵元，而是一个“子阵的等效响应”。

从阵面看，你可能有几百上千个阵元；但从数字域看，你只剩下十几路、几十路独立输入。这并不是信息凭空消失了，而是你主动放弃了阵元级的自由度，把空间维度提前在模拟域做了合成。

这种结构，恰恰是大多数工程系统的常态。一旦理解了这一点，很多现象就变得非常自然。

比如，为什么ADC数量明明不多，却还能形成多个波束？原因在于，波束本身并不是“硬件通道”，而是数字域里对已有通道的线性组合。只要你有若干路独立的数字输入，就可以通过不同的权重组合，生成多个指向不同方向的输出波束。

这些波束在数学上是不同的，但它们共享同一组空间自由度。也正因为如此，波束数量可以很多，而抗干扰能力、零陷深度、可分离目标数量，却始终受限于ADC的通道数。

同样的逻辑，也适用于发射端的DAC。DAC并不需要和阵元数绑定，它只需要和你希望在数字域独立控制的发射激励维度绑定。如果你打的是单波束雷达，发射波形和相位关系在模拟域就已经固定，那么每个子阵一条DAC就完全足够。

如果你希望同时在不同方向发射不同信号，或者做复杂的多波束发射，那么你才需要更多独立的DAC通道。否则，盲目追求DAC数量，只会增加系统复杂度，却不一定带来性能提升。

从这个角度看，“阵元很多但数字通道很少”并不是一种妥协，而是一种清醒的取舍。你用模拟硬件承担了一部分空间合成的工作，从而换来了数字系统在带宽、功耗和实现复杂度上的可控性。只要这种取舍和你的任务需求是匹配的，它就是一个正确、而且非常工程化的选择。

真正需要警惕的，并不是ADC少，而是在需求不清楚的情况下随意减少ADC。一旦你需要更高阶的空域自适应、更强的抗干扰能力、更精细的校准能力，却又发现阵元级信息早已在模拟域被“压平”，那时再后悔，往往已经来不及了。

所以在系统设计阶段，与其问“我是不是少配了ADC/DAC”，不如反过来问一句：我希望在数字域真正保留下来的空间自由度，到底有多少？这个答案，才是ADC和DAC数量的真正起点。返回搜狐，查看更多